2030 में शुरुआत, फिर बड़े मास्क की ओर बदलाव
TSMC की योजना है कि वह 2030 में उन्नत चिपों के बड़े पैमाने पर उत्पादन में ASML की High-NA EUV लिथोग्राफी तकनीक का इस्तेमाल शुरू करे। बेहतर विनिर्माण तैयारी और अधिक उपयुक्त लागत का इंतजार करते हुए कंपनी ने यह फैसला किया है, जबकि Intel इस उपकरण के साथ अनुभव हासिल कर रहा है। अध्यक्ष और CEO C.C. Wei का कहना है कि देर से शुरुआत करने से ताइवानी चिप निर्माता को प्रतिस्पर्धा में नुकसान नहीं होगा।
विषय-सूची
- 2030 में शुरुआत, फिर बड़े मास्क की ओर बदलाव
- TSMC विनिर्माण तैयारी का इंतजार क्यों कर रहा है
- चिप कारखाने में High-NA क्या बदलाव लाता है
- बड़े फोटोमास्क क्यों अहम हैं
- 2033 तक के पड़ाव
- Intel और Samsung पहले आगे बढ़ रहे हैं
- High-NA आने से पहले A14 की मांग बढ़ रही है
- महीन सर्किट के साथ पैकेजिंग का भी विस्तार
- क्षमता और खर्च ग्राहक की जरूरतों के अनुरूप
- मुख्य बातें
इस समय-सारिणी के दो चरण हैं। शुरुआत में TSMC मौजूदा 6-इंच फोटोमास्क का इस्तेमाल करेगा, जिन पर वे सर्किट पैटर्न बने होते हैं जिन्हें सिलिकॉन वेफर पर स्थानांतरित किया जाता है। ASML के साथ उद्योग की संयुक्त पहल का लक्ष्य 2031 तक बड़े, 12-इंच मास्क के लिए एक पायलट लाइन शुरू करना है। इसके बाद 2033 तक उन्नत चिप उत्पादन में सहायक लिथोग्राफी प्रणालियां तैयार करने का लक्ष्य है।
ASML और TSMC ने 8 सितंबर, 2026 को अपनी संयुक्त प्रौद्योगिकी घोषणा में ये पड़ाव तय किए। कंपनियों ने कहा कि उन्होंने मोंटेरे, कैलिफोर्निया में SPIE BACUS सम्मेलन से एक दिन पहले यह पहल बनाई। उनके घोषित लक्ष्य हैं कारखानों की उत्पादकता बढ़ाना, चिप निर्माण की लागत घटाना और बड़े सर्किट पैटर्न छापने में आने वाली बाधाएं कम करना।
TSMC की तीसरी तिमाही की निवेशक चर्चा के दौरान Wei ने 2030 में इसे अपनाने की योजना दोहराई। उनका रुख इस बात को रेखांकित करता है कि नया और शक्तिशाली उपकरण खरीदने तथा इस्तेमाल करने का फैसला भरोसेमंद उत्पादन और ग्राहकों की वहन-क्षमता के अनुरूप कीमत जैसी व्यावहारिक जरूरतों से जुड़ा है।
TSMC विनिर्माण तैयारी का इंतजार क्यों कर रहा है
Wei ने बड़े पैमाने पर उत्पादन में नए उपकरण लाने के लिए तीन जरूरतें बताईं: तकनीकी क्षमता, उचित लागत और परिपक्वता। उन्होंने परिपक्वता को सबसे अधिक महत्व दिया। इसका अर्थ है कि बड़े उत्पादन स्तर पर भरोसेमंद इस्तेमाल के लिए उपकरण और उससे जुड़ी विनिर्माण प्रक्रियाएं तैयार होनी चाहिए।
TSMC को उम्मीद है कि 2030 तक High-NA EUV इन शर्तों को अधिक सहजता से पूरा करेगा। कंपनी उत्पादन दक्षता सुधार रही है और ASML के साथ मिलकर काम कर रही है, साथ ही अपनी मौजूदा लिथोग्राफी तकनीक का इस्तेमाल करके उन्नत प्रक्रियाएं विकसित करना जारी रखे हुए है।
High-NA एक्सपोजर मशीनों की कीमत करीब US$400 million बताई गई है। इतनी कीमत पर कारोबारी फैसला सिर्फ इस बात पर निर्भर नहीं करता कि उपकरण कितना महीन पैटर्न छाप सकता है। TSMC को यह भी देखना होगा कि वह कितने वेफर संसाधित कर सकता है, कितनी निरंतरता से काम करता है और उत्पादन से कितनी उपयोगी चिपें निकलती हैं।
ग्राहक के लिए सफलतापूर्वक पूरा किया गया एक्सपोजर चरण नहीं, बल्कि इस्तेमाल करने योग्य चिप अधिक मायने रखती है। अधिक महंगी मशीन भी आर्थिक रूप से उचित हो सकती है, अगर वह विनिर्माण के दूसरे चरण हटाए या उत्पादन बढ़ाए। Wei की समय-सारिणी इस उम्मीद पर आधारित है कि 2030 तक तकनीकी और वित्तीय, दोनों स्थितियां TSMC की उत्पादन जरूरतों के अनुकूल हो जाएंगी।
चिप कारखाने में High-NA क्या बदलाव लाता है
लिथोग्राफी में प्रकाश का इस्तेमाल करके सर्किट पैटर्न को लेपित सिलिकॉन वेफर पर स्थानांतरित किया जाता है। प्रोसेसर की कई परतें बनाने के लिए चिप निर्माता इस और अन्य विनिर्माण चरणों को बार-बार दोहराते हैं। EUV का अर्थ है extreme ultraviolet, यानी अत्यंत पराबैंगनी प्रकाश, जिसका इस्तेमाल बेहद महीन पैटर्न बनाने में होता है।
High-NA प्रकाशीय प्रणाली को बेहतर बनाता है। NA, यानी numerical aperture, प्रकाश एकत्र करने और बारीक विवरण को स्पष्ट रूप से हल करने की इसकी क्षमता बताता है। मौजूदा EUV प्रणालियों का NA 0.33 है; High-NA इसे बढ़ाकर 0.55 कर देता है।
एक ही एक्सपोजर में बताई गई न्यूनतम रिजॉल्यूशन क्षमता करीब 13 नैनोमीटर से सुधरकर 8 नैनोमीटर हो जाती है। इन दोनों आंकड़ों से गणना करने पर सबसे छोटे स्पष्ट किए जा सकने वाले आयाम में करीब 38% की कमी आती है। कुछ पैटर्न के लिए यह बेहतर रिजॉल्यूशन दो या अधिक एक्सपोजर की जगह एक का इस्तेमाल संभव बना सकता है, जिससे विनिर्माण के चरण, उत्पादन समय और दोषों की आशंका घट सकती है।
प्रकाशीय बदलाव के साथ एक बाधा भी आती है: मौजूदा मास्क के साथ High-NA, पारंपरिक EUV एक्सपोजर क्षेत्र के करीब आधे हिस्से पर ही एक्सपोजर करता है। इसलिए बड़े चिप पैटर्न के लिए अलग-अलग एक्सपोजर करने पड़ सकते हैं, जिन्हें स्टिचिंग नाम की प्रक्रिया से जोड़ा जाता है। इससे मास्क का आकार बदलाव का एक अहम पहलू बन जाता है, खासकर कृत्रिम बुद्धिमत्ता में इस्तेमाल होने वाले बड़े प्रोसेसर के लिए।
बड़े फोटोमास्क क्यों अहम हैं
TSMC और ASML की योजना मौजूदा मास्क प्रारूप, करीब 6 गुणा 6 इंच, से बड़े प्रारूप की ओर जाने की है, जिसे 12-इंच मास्क कहा गया है और जिसका आकार करीब 6 गुणा 12 इंच है। ये माप लिथोग्राफी उपकरण में इस्तेमाल होने वाले पैटर्नयुक्त मास्क के हैं। सिलिकॉन वेफर अलग डिस्क होते हैं, जिन पर चिपों का निर्माण किया जाता है।
कंपनियों को उम्मीद है कि बड़े मास्क से स्कैनर की उत्पादकता बढ़ेगी, चिप बनाने की लागत घटेगी और स्टिचिंग की बाधाएं दूर होंगी। स्कैनर वह लिथोग्राफी मशीन है जो मास्क के पैटर्न को वेफर पर प्रोजेक्ट करती है। इसकी उत्पादकता तय करती है कि कोई कारखाना महंगे उपकरणों से कितना विनिर्माण कार्य पूरा कर सकता है।
ASML के अध्यक्ष और CEO Christophe Fouquet ने संयुक्त घोषणा में प्रस्तावित क्रम समझाया:
हमें उम्मीद है कि डिवाइस स्केलिंग की रूपरेखा के साथ High NA EUV का इस्तेमाल धीरे-धीरे बढ़ेगा। शुरुआत मौजूदा 6-इंच मास्क से होगी और फिर 12-इंच मास्क इसका साथ देंगे, जो स्कैनर की अधिक उत्पादकता संभव बनाते हैं और उद्योग को छोटे, तेज तथा अधिक ऊर्जा-कुशल चिपों की मांग पूरी करने में मदद करते हैं।
इस बदलाव के लिए सिर्फ स्कैनर में बदलाव काफी नहीं होगा। मास्क उत्पादन, मास्क पर पैटर्न लिखने वाले उपकरण, हैंडलिंग उपकरण और डिजाइन सॉफ्टवेयर को भी बड़े प्रारूप का समर्थन करना होगा। TSMC की 2030 की शुरुआती उत्पादन योजना में स्थापित मास्क आकार का इस्तेमाल होगा। बड़े प्रारूप की शुरुआत सहायक प्रणालियां तैयार होने के बाद होगी।
2033 तक के पड़ाव
TSMC की समय-सारिणी में बड़े पैमाने पर उत्पादन में High-NA के पहले इस्तेमाल और बाद में बड़े मास्क लाने को अलग रखा गया है। संयुक्त घोषणा में विनिर्माण के तीन लक्ष्य दिए गए हैं, जबकि कंपनी की प्रक्रिया रूपरेखा में उनसे पहले चिपों की कई पीढ़ियां शामिल हैं।
- 2025: TSMC की N2 प्रक्रिया ने चौथी तिमाही में बड़े पैमाने पर उत्पादन शुरू किया।
- 2027: A14 का परीक्षण उत्पादन शुरू होने की उम्मीद है।
- 2028: A14 के बड़े पैमाने पर उत्पादन की योजना है।
- 2029: A13 और A12 के मौजूदा EUV तकनीक का इस्तेमाल करके बड़े पैमाने पर उत्पादन तक पहुंचने की उम्मीद है।
- 2030: TSMC का इरादा मौजूदा 6-इंच मास्क के साथ उन्नत नोड्स के लिए High-NA EUV का बड़े पैमाने पर उत्पादन शुरू करने का है।
- 2031: ASML और TSMC की पहल में 12-इंच फोटोमास्क के लिए पायलट लाइन का लक्ष्य रखा गया है।
- 2033: इस पहल का लक्ष्य बड़े मास्क का इस्तेमाल करके उन्नत चिप उत्पादन के लिए लिथोग्राफी प्रणाली तैयार करना है।
सितंबर की घोषणा में 2031 और 2033 की तारीखों को लक्ष्य बताया गया है। पायलट लाइन से कंपनियों को व्यापक उत्पादन से पहले विनिर्माण पद्धति विकसित करने और उसमें सुधार करने का मौका मिलता है। प्रणाली को पूरी तरह तैयार मानने के लिए उपकरण और सहायक प्रक्रियाओं को मिलकर काम करना होगा।
TSMC ने यह नहीं बताया है कि 2030 में High-NA का इस्तेमाल करने वाला पहला प्रक्रिया नोड कौन-सा होगा, वह कितनी मशीनें लगाने की योजना बना रहा है या लागत में कितनी बचत की उम्मीद है। A10 और A11 को संभावित विकल्प माना जा रहा है, जबकि TSMC के अनुसंधान संगठन में A10 का विकास दिखाई दिया है। कंपनी की औपचारिक घोषणा में पहले नोड का नाम नहीं दिया गया।
Intel और Samsung पहले आगे बढ़ रहे हैं
Intel ने 2024 में ओरेगन में अपना पहला व्यावसायिक High-NA EUV सिस्टम जोड़ा और बाद में चुनिंदा उत्पादन परतों के लिए इस तकनीक का इस्तेमाल शुरू किया। Intel और ASML ने Intel 18A तथा Core Ultra Series 3 नाम से बेचे जाने वाले कुछ Panther Lake प्रोसेसरों में इसके इस्तेमाल की जानकारी दी है।
सितंबर 2026 तक Intel और ASML ने कहा कि High-NA उपकरण से 1 million से अधिक वेफर संसाधित किए जा चुके थे। इस कुल में उपकरणों का सत्यापन, परीक्षण, अनुसंधान और कुछ उत्पादों की खास परतों का उत्पादन शामिल था। Intel ने कहा कि High-NA से बनाई गई चुनिंदा 18A परतों का प्रदर्शन मौजूदा 0.33 NA EUV से हासिल प्रदर्शन के बराबर या उससे बेहतर था।
Samsung ने भी 2028 तक DRAM के बड़े पैमाने पर उत्पादन में High-NA EUV लाने की योजना घोषित की है। DRAM वह मेमोरी है जिसमें कंप्यूटर या अन्य उपकरण के काम करते समय जानकारी अस्थायी रूप से रखी जाती है। Samsung को उम्मीद है कि महीन लिथोग्राफी से मेमोरी विनिर्माण के कुछ हिस्से सरल होंगे और दक्षता बढ़ेगी।
इस तरह कंपनियां उत्पादन की अलग-अलग समय-सारिणी और अनुप्रयोग अपना रही हैं। Intel चुनिंदा लॉजिक चिप परतों में संचालन का अनुभव जुटा रहा है, Samsung का लक्ष्य मेमोरी है, जबकि TSMC 2030 में High-NA उत्पादन शुरू करने से पहले अपनी मौजूदा उपकरण रणनीति को आगे बढ़ा रहा है। तीनों को बड़े मास्क की ओर बदलाव में भागीदार बताया गया है।
High-NA आने से पहले A14 की मांग बढ़ रही है
TSMC की निकट अवधि की प्रक्रिया योजनाएं अलग समय-सारिणी पर आगे बढ़ रही हैं। Wei ने कहा कि कंपनी N2 की तुलना में A14 को लेकर अधिक ग्राहकों से बातचीत कर रही है और उन्हें उम्मीद है कि A14 बड़ा नोड बनेगा। नोड विनिर्माण तकनीक की एक पीढ़ी है, जिसके अपने डिजाइन नियम, प्रदर्शन विशेषताएं और उत्पादन प्रक्रियाएं होती हैं।
A14 का 2028 में उत्पादन शुरू करने का तय कार्यक्रम TSMC की प्रस्तावित High-NA शुरुआत से दो साल पहले है। A14 के परिष्कृत रूप A13 से ट्रांजिस्टर घनत्व करीब 6% बढ़ने की उम्मीद है। A12, TSMC की Super Power Rail बैकसाइड पावर तकनीक को A14 प्लेटफॉर्म पर लाता है।
बैकसाइड पावर डिलीवरी में बिजली चिप के पीछे से पहुंचाई जाती है, जिससे दूसरी जगह सिग्नल कनेक्शन के लिए स्थान खाली होता है। Wei ने कहा कि इसे अपनाना हर उत्पाद की जरूरत पर निर्भर करता है: कुछ AI एक्सेलरेटर में इसका इस्तेमाल हो सकता है, जबकि स्मार्टफोन उत्पादों में शायद नहीं।
Wei ने यह भी कहा कि TSMC एक ही समय में छोटे स्मार्टफोन चिपों और काफी बड़े AI एक्सेलरेटरों का उत्पादन बढ़ाने की तैयारी कर रहा है। उन्होंने विनिर्माण की सीखने की प्रक्रिया को उचित बताया और कहा कि ग्राहक संतुष्ट हैं। ग्राहकों के लिए तत्काल चुनाव उन प्रक्रियाओं और सुविधाओं में से होगा जो उनके उत्पादों के अनुकूल हों। High-NA बाद में इन विनिर्माण उपकरणों में शामिल होगा।
महीन सर्किट के साथ पैकेजिंग का भी विस्तार
TSMC बड़े उन्नत पैकेज भी विकसित कर रहा है, जिनमें कई चिप और मेमोरी घटक आपस में जुड़ते हैं। Wei ने कहा कि कंपनी रेटिकल आकार से पांच गुना बड़े उत्पादों का अच्छी यील्ड के साथ बड़े पैमाने पर उत्पादन कर सकती है। वह रेटिकल आकार से नौ गुना और आगे चलकर 14 गुना बड़े पैकेज भी विकसित कर रही है।
रेटिकल वह मास्क है जिस पर सर्किट पैटर्न बना होता है। पैकेजिंग के संदर्भ में रेटिकल आकार के गुणक, तैयार पैकेज के पैमाने को मानक लिथोग्राफी क्षेत्र की तुलना में बताते हैं। पैकेजिंग घटकों को जोड़कर एक काम करने वाली प्रणाली बनाती है, जबकि लिथोग्राफी चिप विनिर्माण के दौरान पैटर्न बनाती है।
Wei ने कहा कि ग्राहकों की पसंदीदा पैकेजिंग तकनीक CoWoS बनी हुई है। भविष्य में लागत घटाने के लिए TSMC पैनल-आधारित पैकेजिंग पद्धति CoPoS भी विकसित कर रहा है। AI प्रणालियों के लिए बड़े पैकेज अहम हैं, क्योंकि इनमें प्रोसेसिंग चिप और मेमोरी को एक ही असेंबली में पास-पास जोड़ा जा सकता है।
High-NA की आधिकारिक घोषणा AI अनुप्रयोगों में इस्तेमाल होने वाली तेजी से जटिल ट्रांजिस्टर संरचनाओं को इस उपकरण की भविष्य की मांग से जोड़ती है। TSMC को उम्मीद है कि प्रक्रिया की पीढ़ियां आगे बढ़ने के साथ High-NA EUV की जरूरत वाली परतों की संख्या बढ़ेगी। इसलिए उसकी योजना में महीन चिप विनिर्माण के साथ बड़े और अधिक सक्षम पैकेज भी शामिल हैं।
क्षमता और खर्च ग्राहक की जरूरतों के अनुरूप
TSMC की उत्पादन क्षमता की योजना में वे ग्राहक शामिल हैं जो चिप डिजाइन करते हैं और वे कंपनियां भी जो अपने कारखाने चलाती हैं। Wei ने कहा कि कंपनी दोनों समूहों को समान मानती है और यह तय करते समय ग्राहक की आंतरिक विनिर्माण क्षमता को ध्यान में रखती है कि कितना उत्पादन समर्थन तैयार करना है।
Wei ने यह भी कहा कि TSMC आम तौर पर ग्राहकों को अपनी क्षमता का आवंटन दोबारा बेचने या उसकी नीलामी करने से रोकता है। मास्क लाइसेंसिंग से जुड़े दुर्लभ इंतजामों में वेफर की मात्रा बहुत कम होती है। इस नीति से TSMC को यह तय करने में अधिक सीधी भूमिका मिलती है कि उसकी विनिर्माण क्षमता ग्राहकों के किन उत्पादों के लिए इस्तेमाल होगी।
मुख्य वित्तीय अधिकारी Wendell Huang ने कहा कि 2026 से 2028 के दौरान पूंजीगत खर्च पिछले तीन वर्षों के मुकाबले काफी अधिक रहने की उम्मीद है, हालांकि 2027 और उसके बाद के विस्तृत आंकड़े देना अभी जल्दबाजी होगी। उन्होंने कहा कि उपकरण, सामग्री और श्रम की लागत बढ़ रही है, जबकि निवेश का मुख्य कारण ग्राहकों की दीर्घकालीन मांग बनी हुई है।
TSMC को यह भी उम्मीद है कि विदेशों में कारखानों का विस्तार उसकी पांच-वर्षीय योजना के बाद के हिस्से में सकल मार्जिन को 3 से 4 प्रतिशत अंक तक घटाएगा। खर्च का यह दबाव बताता है कि High-NA के फैसले में उत्पादन दक्षता को इतना महत्व क्यों दिया जा रहा है। करीब US$400 million की मशीन को कारखाने के उत्पादन, ग्राहक मांग और लाभप्रदता की कहीं बड़ी योजना के अनुकूल होना होगा।
Wei ने संयुक्त घोषणा में इस सहयोग का उद्देश्य बताया:
हम हमेशा से मानते आए हैं कि जब उद्योग जटिल समस्याओं को सुलझाने के लिए मिलकर काम करता है, तो ऐसी संभावनाएं खुलती हैं जिन्हें कोई एक कंपनी अकेले हासिल नहीं कर सकती,
TSMC की प्रतिबद्धता 2030 में High-NA उत्पादन शुरू करने की है। इसके बाद उद्योग के विकास का अगला चरण पूरा होने पर बड़े मास्क से और अधिक उत्पादकता हासिल की जाएगी। ग्राहकों को इसका असर उनकी भविष्य की चिपों के लिए उपलब्ध विनिर्माण प्रक्रियाओं, क्षमता और लागत में दिखेगा।
मुख्य बातें
- TSMC का इरादा 2030 में उन्नत नोड्स के लिए High-NA EUV का बड़े पैमाने पर उत्पादन शुरू करने का है।
- Wei के अनुसार समय तय करने में तकनीकी परिपक्वता और उचित लागत अहम हैं। उन्हें उम्मीद है कि देर से अपनाने पर प्रतिस्पर्धा में नुकसान नहीं होगा।
- शुरुआती उत्पादन में मौजूदा 6-इंच मास्क इस्तेमाल होंगे।
- TSMC और ASML का लक्ष्य 2031 तक बड़े मास्क के लिए पायलट लाइन और 2033 तक उत्पादन प्रणाली को सहारा देने वाली तैयारी पूरी करना है।
- Intel ने चुनिंदा उत्पादन परतों के लिए High-NA का इस्तेमाल किया है; Samsung का लक्ष्य 2028 तक DRAM उत्पादन है।
- A14 के 2028 में बड़े पैमाने पर उत्पादन का कार्यक्रम है, जो TSMC में High-NA की शुरुआत से पहले है।
- TSMC ने अभी तक अपने पहले High-NA प्रक्रिया नोड का नाम, उपकरणों की संख्या या अनुमानित बचत नहीं बताई है।
