एआई चिप्स की मांग क्षमता से आगे निकलने पर TSMC उन्नत पैकेजिंग का विस्तार कर रही है

बड़े AI पैकेज, सीमित क्षमता

TSMC उस तकनीक का विस्तार कर रही है जो AI प्रोसेसर और मेमोरी को एक साथ जोड़ती है। कंपनी की योजना 2028 में ऐसे पैकेजिंग प्लेटफॉर्म की है जो 20 हाई-बैंडविड्थ मेमोरी घटकों को एकीकृत कर सके, और 2029 में 24 घटकों वाले संस्करण की। ये लक्ष्य दिखाते हैं कि तेज़ कृत्रिम बुद्धिमत्ता हार्डवेयर की होड़ अब छोटे ट्रांजिस्टर बनाने के साथ-साथ बड़े और अधिक जटिल सिस्टम जोड़ने पर भी निर्भर है।

14 मई को सिंचू में आयोजित 2026 Taiwan Technology Symposium में TSMC के बिजनेस डेवलपमेंट उपाध्यक्ष Yuan Li-pen ने 2026 के दौरान 5.5-रेटिकल आकार वाले Chip on Wafer on Substrate प्लेटफॉर्म का बड़े पैमाने पर उत्पादन शुरू करने की घोषणा की। इसे CoWoS के नाम से जाना जाता है। उन्होंने कहा कि इसकी विनिर्माण उपज 98% से अधिक रही। रेटिकल आकार, लिथोग्राफी एक्सपोज़र क्षेत्र से ढके हिस्से पर आधारित एक संदर्भ है, जिससे उद्योग इन लगातार बड़े होते पैकेजों के आकार का वर्णन करता है।

यह विस्तार अध्यक्ष और मुख्य कार्यकारी C.C. Wei की 16 अप्रैल की आय कॉल के दौरान दी गई चेतावनी के बाद हो रहा है कि उन्नत पैकेजिंग क्षमता अब भी बेहद सीमित है। TSMC को उम्मीद है कि 2026 का पूंजीगत बजट 52 अरब डॉलर से 56 अरब डॉलर की सीमा के ऊपरी स्तर के करीब रहेगा, हालांकि इस खर्च में चिप निर्माण और अन्य निवेश भी शामिल हैं, सिर्फ पैकेजिंग नहीं।

ये घटनाक्रम ऐसी बाधा उजागर करते हैं जिसे केवल और वेफर फैक्ट्रियां बनाकर दूर नहीं किया जा सकता। Nvidia और AMD को काम करने वाले प्रोसेसर डाई के साथ-साथ उन्हें मेमोरी से जोड़ने की पर्याप्त क्षमता भी चाहिए। डाई सिलिकॉन का एक अलग टुकड़ा होता है, जिसमें चिप के सर्किट होते हैं। सही पैकेज के बिना, उन्नत डाई भी तैयार AI एक्सेलेरेटर नहीं बन सकता।

क्षमता की यह समस्या सीमाओं के पार भी फैली है। विनिर्माण नेटवर्क पर आई रिपोर्टों के अनुसार, TSMC के एरिज़ोना संयंत्र में बने चिप पैकेजिंग के लिए अब भी ताइवान भेजे जाते हैं। एरिज़ोना में प्रस्तावित दो पैकेजिंग संयंत्र यह दूरी घटा सकते हैं, लेकिन उनके पूरा होने की तारीखें घोषित नहीं की गई हैं।

पैकेज अब प्रदर्शन को क्यों आकार देता है

दशकों तक सेमीकंडक्टर की प्रगति का केंद्र एक ही डाई पर अधिक ट्रांजिस्टर लगाना रहा। Intel के सह-संस्थापक Gordon Moore ने देखा था कि ट्रांजिस्टर की संख्या लगभग हर दो साल में दोगुनी होती रही। छोटे ट्रांजिस्टर से निर्माताओं को कंप्यूटिंग प्रदर्शन और ऊर्जा दक्षता बेहतर करने में मदद मिली, लेकिन इस गति को बनाए रखना कठिन और महंगा हो गया है।

मौजूदा AI उछाल से पहले ही AMD और Intel ने बड़े प्रोसेसरों को कई डाई में बांटकर इसका जवाब देना शुरू कर दिया था। अलग-अलग कामों के लिए अलग विनिर्माण प्रक्रियाएं इस्तेमाल की जा सकती थीं और महंगी उन्नत तकनीक उन सर्किटों के लिए रखी जा सकती थी जिन्हें इसकी सबसे ज्यादा जरूरत थी। छोटे डाई उत्पादन की लागत भी बेहतर कर सकते हैं, क्योंकि किसी खराबी से सिलिकॉन का एक बहुत बड़ा टुकड़ा खराब होना जरूरी नहीं।

AI एक्सेलेरेटर के मामले में तात्कालिक लक्ष्य अक्सर विनिर्माण लागत घटाने के बजाय प्रदर्शन बढ़ाना होता है। शक्तिशाली कंप्यूटिंग सर्किटों को लगातार डेटा चाहिए। हाई-बैंडविड्थ मेमोरी, या HBM, डेटा तेज़ी से पहुंचाने के लिए मेमोरी डाई को एक के ऊपर एक रखती है और कई कनेक्शन इस्तेमाल करती है। इसे प्रोसेसर के पास रखने से कंप्यूटिंग संसाधनों को जानकारी की प्रतीक्षा में निष्क्रिय रहने से बचाने में मदद मिलती है।

TSMC North America में पैकेजिंग सॉल्यूशंस के प्रमुख Paul Rousseau ने बताया कि CoWoS इस समस्या का समाधान कैसे करता है:

आप अपनी कंप्यूट चिप के भीतर इतनी मेमोरी नहीं रख सकते कि उसका पूरा उपयोग हो सके। इसलिए जब हम CoWoS लाते हैं, तो HBM मेमोरी को कंप्यूट के ठीक बगल में बेहद कुशल तरीके से रख पाते हैं,

CoWoS को 2.5D पैकेजिंग कहा जाता है, क्योंकि प्रोसेसर और मेमोरी घटक एक पारंपरिक सर्किट बोर्ड के जरिए ही जुड़ने के बजाय अतिरिक्त वायरिंग संरचना पर एक-दूसरे के बगल में रखे जाते हैं। इंटरपोज़र कहलाने वाली यह संरचना घटकों के बीच घने कनेक्शन उपलब्ध कराती है। इसलिए पैकेजिंग प्रोसेसर के डिजाइन का हिस्सा बन जाती है, न कि विनिर्माण के बाद जोड़ा गया केवल एक सुरक्षात्मक खोल।

Nvidia और AMD को अलग-अलग संयोजन चाहिए

TSMC ने 2012 में अपनी 2.5D पैकेजिंग तकनीक शुरू की थी और तब से इसके कई नए संस्करण विकसित किए हैं। रिपोर्ट में चर्चा की गई इसकी नवीनतम पीढ़ी CoWoS-L का इस्तेमाल Nvidia के Blackwell GPU में होता है। खबरों के मुताबिक, Nvidia ने TSMC की अग्रणी CoWoS क्षमता का बड़ा हिस्सा आरक्षित कर रखा है, जिससे अन्य ग्राहकों के लिए इस खास तकनीक तक पहुंच चिंता का विषय बन गई है।

Nvidia के H100 से Blackwell तक की प्रगति दिखाती है कि विनिर्माण नोड में बड़ा बदलाव किए बिना भी पैकेजिंग क्यों मायने रखती है। H100 में SK Hynix की HBM के साथ TSMC की 4 नैनोमीटर प्रक्रिया और CoWoS का इस्तेमाल होता है। Blackwell में N4P प्रक्रिया और HBM3e मेमोरी है। इसमें सिर्फ ट्रांजिस्टर छोटे करने पर निर्भर रहने के बजाय चिप डिजाइन, मेमोरी और एकीकरण में हुए बदलावों को जोड़ा गया है।

AMD का MI300 अलग रास्ता अपनाता है। इसमें TSMC की 5 नैनोमीटर और 6 नैनोमीटर तकनीकों के साथ, CoWoS के जरिए असेंबली को HBM से जोड़ने से पहले वर्टिकल एकीकरण के लिए System on Integrated Chips, या SoIC, का इस्तेमाल होता है। इससे विनिर्माण प्रक्रिया में उन्नत पैकेजिंग का एक और चरण जुड़ता है।

कमी का आकलन करते समय यह अंतर मायने रखता है। CoWoS और SoIC अलग-अलग काम करते हैं, और एक का विस्तार अपने आप दूसरी में बाधा दूर नहीं करता। ग्राहकों को उपयुक्त पीढ़ी और पैकेज आकार भी चाहिए, न कि सिर्फ ऐसी पैकेजिंग क्षमता के भंडार तक पहुंच जिसका कोई विशिष्ट प्रकार न हो।

मांग चिप ऑर्डरों से आगे बढ़कर वास्तविक कंप्यूटिंग इंस्टॉलेशन तक पहुंचती है। Nvidia के साथ घोषित Foxconn के प्रस्तावित ताइवान सुपरकंप्यूटिंग क्लस्टर में 1.4 अरब डॉलर का निवेश और 2026 की पहली छमाही में संचालन शुरू करने का लक्ष्य है। इसमें Blackwell GB300 लगाने की योजना दिखाती है कि एक्सेलेरेटर की आपूर्ति किस तरह बड़े इंफ्रास्ट्रक्चर शेड्यूल से जुड़ती है, हालांकि घोषणा से यह साबित नहीं होता कि सुविधा शुरू हो चुकी है।

तेज़ विस्तार के बावजूद कमी बरकरार

Rousseau के अनुसार, CoWoS क्षमता 80% की चक्रवृद्धि वार्षिक दर से बढ़ रही है। मई के सम्मेलन में TSMC के परिचालन और उन्नत प्रौद्योगिकी इंजीनियरिंग उपाध्यक्ष B.Z. Tien ने 2027 तक CoWoS और SoIC की वार्षिक क्षमता में 80% से अधिक वृद्धि का अनुमान जताया। ये आंकड़े विस्तार की दर बताते हैं, यह साबित नहीं करते कि मांग पूरी तरह पूरी हो गई है।

पहले के अनुमान इस विस्तार का पैमाना दिखाते हैं। 2023 में CoWoS की मासिक क्षमता 15,000 इकाई आंकी गई थी, जबकि 2024 के अंत तक इसके 45,000 से 50,000 तक पहुंचने का अनुमान था। यह 2023 के स्तर से तीन से लगभग 3.3 गुना वृद्धि होती। उसी रिपोर्ट में 2025 के अंत तक करीब 50,000 इकाइयों का अनुमान था।

SoIC के लिए, अनुमान 2023 के अंत में 2,000 मासिक इकाइयों से बढ़कर 2024 के अंत तक 5,000 से 6,000 और फिर 2025 के अंत तक 10,000 तक पहुंचने के थे। ये उस समय के पूर्वानुमान थे, पुष्ट उत्पादन आंकड़े नहीं। इन इकाइयों की संख्या को तैयार एक्सेलेरेटर की आपूर्ति का प्रत्यक्ष पैमाना नहीं मानना चाहिए।

उस पहले की अवधि की खबरों में कहा गया था कि Nvidia और AMD ने 2024 और 2025 तक CoWoS और SoIC क्षमता बुक कर ली थी। जारी दबाव का अधिक ठोस मौजूदा संकेत Wei का अप्रैल 2026 का बयान है कि विस्तार के बावजूद उन्नत पैकेजिंग क्षमता सीमित बनी हुई है।

TSMC ने पुराने वेफर संयंत्रों को पैकेजिंग के लिए बदला है और ताइवान में दो नए पैकेजिंग संयंत्रों में उत्पादन बढ़ा रही है। कंपनी की 2025 की वार्षिक रिपोर्ट में अगले कई वर्षों के दौरान ताइवान के कई स्थानों पर उन्नत पैकेजिंग संयंत्रों में और निवेश का वादा किया गया है। रिपोर्ट में विकासाधीन एकीकरण तकनीकों में CoWoS, InFO, SoIC और Compact Universal Photonic Engine, या COUPE, शामिल हैं।

विनिर्माण प्रक्रिया में ताइवान अब भी केंद्रीय

TSMC का विदेशों में वेफर उत्पादन बढ़ना अभी उन्नत AI चिपों के लिए पूरी तरह स्थानीय विनिर्माण श्रृंखला उपलब्ध नहीं कराता। कंपनी के पैकेजिंग नेटवर्क पर आई रिपोर्ट के मुताबिक, एरिज़ोना में बने चिप उस चरण के लिए अब भी ताइवान जाते हैं। एरिज़ोना में प्रस्तावित पैकेजिंग संयंत्र किसी स्थापित स्थानीय सेवा की नकल करने के बजाय एक कमी को पूरा करेंगे।

TechSearch International के पैकेजिंग शोधकर्ता Jan Vardaman ने कहा कि एरिज़ोना के वेफर संयंत्र के पास पैकेजिंग करने से एशिया और अमेरिका के बीच बार-बार शिपमेंट भेजने की जरूरत नहीं रहेगी और प्रक्रिया में लगने वाला समय घटेगा। TSMC ने इन पैकेजिंग संयंत्रों के पूरा होने का समय नहीं बताया है, इसलिए इनके लाभ कब शुरू होंगे, इसकी पक्की तारीख नहीं दी जा सकती।

वेफर विस्तार का शेड्यूल अधिक स्पष्ट है। अपनी अप्रैल की आय कॉल के प्रतिलेख में TSMC ने कहा कि ताइनान में नया 3 नैनोमीटर संयंत्र 2027 की पहली छमाही में बड़े पैमाने पर उत्पादन शुरू करेगा। एरिज़ोना का दूसरा संयंत्र 2027 की दूसरी छमाही और जापान का दूसरा संयंत्र 2028 के लिए निर्धारित है।

TSMC ताइनान में 5 नैनोमीटर के उपकरणों को 3 नैनोमीटर उत्पादन के लिए भी बदल रही है और N7, N5 तथा N3 प्रक्रियाओं के बीच लचीली क्षमता का प्रबंधन कर रही है। इन उपायों से वेफर उत्पादन बढ़ेगा, लेकिन तैयार AI हार्डवेयर के लिए संबंधित पैकेजिंग और मेमोरी आपूर्ति भी जरूरी है। इसलिए उपयोग योग्य उत्पाद देने के लिए हर चरण का विस्तार एक-दूसरे के अनुकूल समय-सारणी पर करना अहम है।

बड़े पैकेज के साथ इंजीनियरिंग चुनौतियां भी बढ़ती हैं

अगले CoWoS प्लेटफॉर्म एक ही असेंबली में अधिक कंप्यूटिंग सिलिकॉन और मेमोरी जोड़ने का लक्ष्य रखते हैं। Yuan ने कहा कि 2028 का प्लेटफॉर्म 14 रेटिकल आकार का होगा और 20 HBM घटकों को एकीकृत करेगा। 24 घटकों वाले संस्करण की योजना 2029 के लिए है। ये विकास लक्ष्य हैं, ग्राहकों के लिए पहले से उपलब्ध क्षमता नहीं।

उपज एक महत्वपूर्ण पैमाना है, क्योंकि यह बताता है कि उत्पादन का कितना हिस्सा आवश्यक मानकों पर खरा उतरता है। Yuan का बताया 98% से अधिक का आंकड़ा TSMC की 5.5-रेटिकल आकार वाली CoWoS तकनीक पर लागू होता है। रिपोर्टों में Intel की EMIB-T उपज करीब 90% और Samsung की 2 नैनोमीटर प्रक्रिया की उपज 50% के मध्य स्तर पर बताई गई है। इन आंकड़ों से सीधी तुलना या रैंकिंग नहीं की जा सकती: ये अलग-अलग तकनीकों से जुड़े हैं, और Samsung का आंकड़ा पैकेजिंग के बजाय ट्रांजिस्टर विनिर्माण से संबंधित है।

Wei ने बड़े पैकेजों में यांत्रिक तनाव, मुड़ने और तापीय सीमाओं को चुनौतियों के रूप में चिन्हित किया। मुड़ने का मतलब है कि असेंबली अपने तय आकार से हटकर टेढ़ी हो जाती है, जिससे सटीक कनेक्शन बनाए रखना कठिन हो सकता है। तापीय सीमाएं इस बात से जुड़ी हैं कि भरोसेमंद ढंग से काम करते समय सिस्टम कितनी गर्मी पैदा कर और निकाल सकता है।

TSMC Chip on Panel on Substrate, या CoPoS, भी विकसित कर रही है। Wei ने कहा कि कंपनी ने एक पायलट लाइन बनाई है और कुछ साल बाद उत्पादन की उम्मीद है। उन्होंने स्पष्ट किया कि अप्रैल की आय कॉल के समय बड़े CoWoS पैकेज आपूर्ति का मुख्य तरीका बने हुए थे। पायलट लाइन से कंपनी व्यापक व्यावसायिक उत्पादन शुरू करने से पहले विनिर्माण तरीकों को परख सकती है।

स्टैकिंग एक और रास्ता खोलती है, लेकिन समय को लेकर अनिश्चितता है

वर्टिकल एकीकरण इस विचार को आगे बढ़ाता है और डाई को एक-दूसरे के ऊपर रखता है। TSMC अपनी तकनीक को SoIC कहती है, जबकि Intel का चर्चा में रहा तरीका Foveros Direct है। छोटे कनेक्शन पास-पास के घटकों को एक चिप की तरह काम करने दे सकते हैं, हालांकि स्टैकिंग से गर्मी प्रबंधन और असेंबली की मांग भी बढ़ती है।

SoIC उत्पादों के समय को लेकर रिपोर्टें अलग-अलग हैं। Rousseau ने कहा कि इस तकनीक का इस्तेमाल करने वाले उत्पाद आने में संभवतः कुछ साल लगेंगे, जबकि AMD के MI300 पर पहले की रिपोर्ट में SoIC को उसकी विनिर्माण प्रक्रिया का हिस्सा बताया गया है। इसलिए व्यापक बयान को SoIC के पहले व्यावसायिक इस्तेमाल की तारीख नहीं मानना चाहिए। यह आगामी अनुप्रयोगों से जुड़ा हो सकता है, लेकिन उसका दायरा स्पष्ट नहीं किया गया।

मेमोरी निर्माता Samsung, SK Hynix और Micron अपने HBM विनिर्माण में पहले से वर्टिकल स्टैकिंग करते हैं। यह कंप्यूटिंग डाई को स्टैक करने से अलग है, हालांकि दोनों में उन्नत असेंबली और सटीक कनेक्शन की जरूरत होती है।

एक और विकास हाइब्रिड बॉन्डिंग है, जो उभरे हुए कनेक्शन की जगह पास-पास जुड़े तांबे के पैड इस्तेमाल कर सकती है। Vardaman ने इस तरीके के विद्युत लाभ को समझाते हुए कहा:

उभरे हुए कनेक्शन के बजाय हम पैड-से-पैड कनेक्शन बना सकते हैं, जिसमें दूरी लगभग न के बराबर होती है और इससे बिजली के प्रदर्शन में सुधार होता है,

इसका उद्देश्य कम जगह में अधिक कनेक्शन समायोजित करना और सिग्नल की दूरी घटाना है। इससे केवल नई ट्रांजिस्टर प्रक्रिया पर निर्भर हुए बिना डेटा के आवागमन को बेहतर करने का एक और रास्ता मिलता है।

Intel, असेंबली साझेदारों और उपकरण आपूर्तिकर्ताओं की भूमिका बढ़ी

Intel एक अलग एकीकरण तरीका पेश करती है, जिसे Embedded Multi-die Interconnect Bridge, या EMIB, कहते हैं। CoWoS में बताए गए कनेक्शनों के लिए पूरे इंटरपोज़र का इस्तेमाल करने के बजाय, यह उन जगहों पर छोटे सिलिकॉन ब्रिज लगाती है जहां घटकों को आपस में संचार करना होता है। Intel Foundry Services के प्रमुख Mark Gardner ने कहा कि इस तरीके से लागत का लाभ मिलता है।

Intel के पैकेजिंग ग्राहकों में Amazon और Cisco शामिल हैं। Gardner ने कहा कि कंपनी 2022 से पैकेजिंग ग्राहकों को सेवाएं दे रही है। रिपोर्टों में यह भी कहा गया है कि Elon Musk के प्रस्तावित Texas Terafab में Intel, SpaceX, xAI और Tesla के लिए कस्टम चिपों की पैकेजिंग कर सकती है। इन योजनाओं को चालू उत्पादन क्षमता या पूरी हो चुकी आपूर्ति से अलग समझना चाहिए।

वहीं, TSMC आंतरिक पैकेजिंग कार्य का विस्तार कर रही है और साथ ही आउटसोर्स्ड सेमीकंडक्टर असेंबली और टेस्ट कंपनियों, जिन्हें OSAT कहा जाता है, पर भी निर्भर है। Wei ने पुष्टि की कि सीमित क्षमता के कारण इन साझेदारों के साथ सहयोग जरूरी था। खबरों के मुताबिक, पैकेजिंग के कुछ चरण ASE और Amkor को दिए गए हैं। ASE को 2026 में अपनी उन्नत पैकेजिंग बिक्री दोगुनी होने की उम्मीद है।

उपकरण आपूर्तिकर्ता भी इसी निवेश चक्र से प्रभावित हैं। Applied Materials के मुख्य कार्यकारी Gary Dickerson ने अगस्त में एक बयान में कहा था कि उस वर्ष पैकेजिंग से होने वाला राजस्व 70% से अधिक बढ़ने की उम्मीद है। रिपोर्ट में कैलेंडर वर्ष का उल्लेख नहीं है, इसलिए इस आंकड़े को 2026 का पुष्ट पूर्वानुमान नहीं बताया जाना चाहिए।

इन घटनाक्रमों से पता चलता है कि TSMC का आंतरिक काम बढ़ने का मतलब यह नहीं कि विशेषज्ञ असेंबली कंपनियों की भूमिका खत्म हो जाएगी। जब मांग क्षमता से अधिक होती है, तो फाउंड्री, उसके साझेदार और उपकरण विक्रेता, सभी एक ही विस्तार से कारोबार पा सकते हैं।

आगे उत्पादन की अहम तारीखें

TSMC के आधिकारिक वित्तीय नतीजे निवेश विस्तार का संदर्भ देते हैं। 2025 में राजस्व 122.42 अरब डॉलर रहा, जो अमेरिकी डॉलर के हिसाब से 35.9% अधिक था। 7 नैनोमीटर और उससे नीचे की उन्नत प्रक्रियाओं का वेफर राजस्व में हिस्सा 2024 के 69% से बढ़कर 74% हो गया, यानी पांच प्रतिशत अंक की वृद्धि। ये कंपनी और वेफर कारोबार के आंकड़े हैं, पैकेजिंग राजस्व का अलग माप नहीं।

वार्षिक रिपोर्ट के मुताबिक, 2 नैनोमीटर तकनीक ने 2025 की चौथी तिमाही में बड़े पैमाने पर विनिर्माण शुरू किया। TSMC को 2026 की दूसरी छमाही में N2P और A16 का उत्पादन शुरू होने की उम्मीद है। इससे पुष्टि होती है कि पैकेजिंग विस्तार के साथ ट्रांजिस्टर विकास भी जारी है। घोषित समय-सारणी में अब शामिल हैं:

• 16 अप्रैल, 2026: TSMC ने पुष्टि की कि उन्नत पैकेजिंग क्षमता सीमित है और पूंजीगत खर्च 52 अरब डॉलर से 56 अरब डॉलर की सीमा के ऊपरी स्तर की ओर रहेगा।
• 14 मई, 2026: अधिकारियों ने 5.5-रेटिकल आकार वाले CoWoS का 2026 में बड़े पैमाने पर उत्पादन शुरू करने की घोषणा की और भविष्य के बड़े प्लेटफॉर्म की रूपरेखा दी।
• 2026 की दूसरी छमाही: N2P और A16 का बड़े पैमाने पर उत्पादन निर्धारित है।
• 2027: ताइनान में नए 3 नैनोमीटर उत्पादन की शुरुआत पहली छमाही और एरिज़ोना में दूसरी छमाही के लिए निर्धारित है।
• 2028: जापान के दूसरे संयंत्र और 20 HBM घटकों को समर्थन देने वाले 14-रेटिकल CoWoS प्लेटफॉर्म का उत्पादन निर्धारित है।
• 2029: 24 HBM घटकों को समर्थन देने वाले CoWoS संस्करण की योजना है।

एरिज़ोना के पैकेजिंग संयंत्रों के पूरा होने की तारीख और CoPoS के व्यावसायिक उत्पादन की पक्की तारीख अब भी सामने नहीं आई है। CoWoS के बड़े लक्ष्यों से यह भी तय नहीं होता कि किन ग्राहकों को क्षमता मिलेगी या कितनी उपलब्ध होगी। TSMC के सामने चुनौती तेज विस्तार को हर जरूरी चरण में पर्याप्त उत्पादन में बदलने की है, साथ ही लगातार बड़ी होती असेंबलियों की विश्वसनीयता बनाए रखना भी जरूरी है।

मुख्य बिंदु

• तेज़ विस्तार के बावजूद TSMC का कहना है कि उन्नत पैकेजिंग क्षमता अब भी सीमित है।
• उसका 5.5-रेटिकल आकार वाला CoWoS प्लेटफॉर्म 2026 में बड़े पैमाने पर उत्पादन के लिए निर्धारित है और इसकी बताई गई उपज 98% से अधिक है।
• बड़े CoWoS प्लेटफॉर्म का लक्ष्य 2028 में 20 और 2029 में 24 HBM घटकों को समर्थन देना है।
• एरिज़ोना में वेफर उत्पादन अब भी ताइवान की पैकेजिंग पर निर्भर है; अमेरिका में प्रस्तावित दो पैकेजिंग संयंत्रों के पूरा होने की तारीख घोषित नहीं है।
• Nvidia CoWoS पर निर्भर है, जबकि AMD के MI300 में SoIC वर्टिकल एकीकरण और CoWoS दोनों का इस्तेमाल होता है।
• TSMC का 2026 का पूंजीगत खर्च 52 अरब डॉलर से 56 अरब डॉलर की सीमा के ऊपरी स्तर के करीब रहने की उम्मीद है। इसमें विनिर्माण के कई निवेश शामिल हैं।
• AI हार्डवेयर की आपूर्ति में पैकेजिंग बाधा बनने के साथ Intel, ASE, Amkor और उपकरण आपूर्तिकर्ताओं की भूमिका बढ़ रही है।